集成電路系統(tǒng)的平衡和低阻抗晶振的使用

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瀏覽：- 發(fā)布日期：2019-01-16 14:19:12【大中小】

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隨著專用集成電路的普及,其性能和速度也有了更高的限制,同時(shí)驅(qū)動(dòng)多個(gè)設(shè)備變得更加困難,這是高性能系統(tǒng)目前的局限,所以我們需要一個(gè)強(qiáng)大的時(shí)鐘晶振源來增強(qiáng)使用空間.但是由于快速邊沿速率,系統(tǒng)中部署的較高頻率導(dǎo)致長PCB跡線表現(xiàn)得像傳輸線.維護(hù)平衡系統(tǒng)需要適當(dāng)?shù)慕K止技術(shù)來實(shí)現(xiàn)應(yīng)用程序中的跟蹤路由.

通常，大多數(shù)時(shí)鐘晶振具有低阻抗輸出。當(dāng)這些器件用于驅(qū)動(dòng)具有大阻抗的負(fù)載時(shí)，存在阻抗不匹配。根據(jù)應(yīng)用條件，此阻抗不匹配會(huì)導(dǎo)致負(fù)載產(chǎn)生電壓反射，從而在時(shí)鐘波形，振鈴以及過沖和下沖中產(chǎn)生步進(jìn)。這可能通過降低負(fù)載處的時(shí)鐘信號(hào)，錯(cuò)誤的數(shù)據(jù)時(shí)鐘和產(chǎn)生更高的系統(tǒng)噪聲而導(dǎo)致系統(tǒng)性能不佳。

為了減少電壓反射，需要正確終止信號(hào)跡線。適當(dāng)終止的設(shè)計(jì)考慮因素可歸納為兩個(gè)陳述：

1.將負(fù)載阻抗匹配到線路阻抗

2.將源阻抗與線路阻抗進(jìn)行匹配

對(duì)于大多數(shù)設(shè)計(jì)，第一種說法是首選方法，因?yàn)樗朔祷貢r(shí)鐘源的反射。這樣可以減少噪音，電磁干擾（EMI）和射頻干擾（RFI）。下圖顯示了阻抗不匹配對(duì)較高頻率時(shí)鐘源的影響。

如上所述，為了減少電壓反射，必須正確地終止跡線。傳輸線的四種基本端接技術(shù)是串聯(lián)，并聯(lián)，戴維南和AC。串聯(lián)終端消除了時(shí)鐘源的反射，四腳有源石英晶振有助于保持信號(hào)質(zhì)量。這最適合驅(qū)動(dòng)少量負(fù)載的TTL器件，因?yàn)闀r(shí)鐘輸出阻抗小于傳輸線特性阻抗。圖1顯示了一系列終端。電阻盡可能靠近時(shí)鐘源放置。R的典型設(shè)計(jì)值為10Ω至75Ω。

R的值可以大于阻抗差，以便產(chǎn)生稍微過阻尼的狀態(tài)并且仍然消除來自時(shí)鐘源的反射。

系列終端的主要優(yōu)點(diǎn)是：

1.簡單，只需要一個(gè)電阻器

2.功耗低

3.驅(qū)動(dòng)高容性負(fù)載時(shí)產(chǎn)生電流限制;這還可以通過減少接地反彈來改善抖動(dòng)性能。

系列終止的主要缺點(diǎn)是：

1.增加負(fù)載信號(hào)的上升和下降時(shí)間;在某些高速應(yīng)用中，這可能是不可接受的

2.無法驅(qū)動(dòng)多個(gè)負(fù)載

接下來的兩種終端技術(shù)可提供更清晰的時(shí)鐘信號(hào)，并消除負(fù)載端的反射。這些終端應(yīng)盡可能靠近負(fù)載放置。圖2描繪了并行終端。并聯(lián)終端消耗的功率最大，不建議用于低功率應(yīng)用。高精度貼片晶振也可能改變占空比，因?yàn)橄陆笛貙⒈壬仙馗?。它比串?lián)終端具有一個(gè)優(yōu)點(diǎn)，即上升和下降時(shí)間的延遲大約是一半。

如圖3所示，戴維南終端將比并聯(lián)終端消耗更少的功率，并且通常用于PECL應(yīng)用的50Ω線路匹配至關(guān)重要。R的總值等于傳輸線的特征阻抗。如果需要過阻尼條件，則R的總值可略小于特征阻抗。戴維南終端的主要缺點(diǎn)是每條線路需要兩個(gè)電阻器，并且在終端附近需要兩個(gè)有源晶振。不建議將此端接用于TTL或CMOS電路。