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IDT分頻PLL輸出晶體振蕩器在信息娛樂和儀表板應(yīng)用的價(jià)值
IDT是歐美晶體行業(yè)中的領(lǐng)導(dǎo)者,一直以來不僅為諸多領(lǐng)域提供優(yōu)異的晶振產(chǎn)品,包括晶體振蕩器,貼片晶振,有源晶振,溫補(bǔ)晶振等.更是為廣大用戶提供多種技術(shù)產(chǎn)品解決方案.億金電子多年來憑借自身的努力獲得IDT晶振代理權(quán)限,為廣大用戶提供優(yōu)異的晶振產(chǎn)品.
信息娛樂和儀表板系統(tǒng)通常需要幾個(gè)時(shí)鐘晶振：處理器時(shí)鐘,PCIExpress時(shí)鐘,USB時(shí)鐘等-每個(gè)時(shí)鐘都以特定頻率為特征.在信息娛樂和儀表板應(yīng)用所需的所有時(shí)鐘中,LCD面板點(diǎn)時(shí)鐘可能是最難實(shí)現(xiàn)的.目標(biāo)點(diǎn)晶振頻率由LCD面板的結(jié)構(gòu)參數(shù)決定,例如分辨率,刷新率,有效/無效像素比等.雖然存在標(biāo)準(zhǔn)點(diǎn)時(shí)鐘頻率（例如27MHz或148.5MHz）,但某些LCD面板需要非標(biāo)準(zhǔn)頻率.我們以兩個(gè)隨機(jī)值為例,30.123MHz和40.456MHz晶振.
一般來講,傳統(tǒng)晶體振蕩器（XO）用于在系統(tǒng)內(nèi)生成每個(gè)時(shí)鐘.但是某些頻率,例如我們的30.123MHz和40.456MHz示例,可能比較難得或者說價(jià)格比較昂貴.
今天的設(shè)計(jì)可以依靠集成的可編程時(shí)鐘發(fā)生器,如汽車級(jí)VersaClock®6E5P49V60來解決這個(gè)問題.5P49V60可產(chǎn)生多達(dá)5種不同的頻率,最高可達(dá)350MHz.得益于分?jǐn)?shù)輸出分頻器（FOD）PLL技術(shù),該器件適用于生成我們示例的30.123MHz和40.456MHz.
我們?cè)敿?xì)探討PLL（鎖相環(huán)）技術(shù).PLL包括相位比較器,低通濾波器,壓控振蕩器（VCO）以及反饋分頻器M和（在Versaclock6E的情況下）四個(gè)輸出分頻器N1,N2,N3和N4.PLL調(diào)節(jié)VCO頻率,使相位比較器的兩個(gè)輸入“看到”相同的頻率.如果來自晶體的信號(hào)（例如25MHz）連接到相位比較器的一個(gè)輸入端,并且VCO的輸出端除以系數(shù)M=100,則連接到相位比較器的另一個(gè)輸入端,PLL將針對(duì)fVCO=2500MHz的VCO頻率進(jìn)行自我調(diào)整.VersaClock6E的合適VCO頻率范圍為2500MHz至2700MHz.
IDT分頻PLL輸出晶體振蕩器架構(gòu)
傳統(tǒng)PLL的分頻器只能有整數(shù)值.生成30.123和40.456MHz的示例頻率可以通過以下方式完成:(請(qǐng)注意,確實(shí)存在其他可能性）
| f VCO | N1 | F1 | N2 | F2 |
|---|---|---|---|---|
| 2590.578MHz | 86 |
30.123MHz （0 ppm誤差） |
64 |
40.4778MHz （誤差> 5％） |
| 2589.184MHz | 86 |
30.107MHz （> 5％錯(cuò)誤） |
64 |
40.456MHz （0 ppm錯(cuò)誤） |
如我們所見,生成具有足夠低誤差的輸出頻率可能會(huì)很困難.此外,我們只考慮了整數(shù)輸出分頻器的局限性.如果我們想要根據(jù)可用的晶振晶體頻率調(diào)整VCO頻率,則反饋分頻器M存在類似的限制.
幸運(yùn)的是,近年來分?jǐn)?shù)輸出分頻器技術(shù)已經(jīng)發(fā)展到可以實(shí)現(xiàn)具有“任何”N1,N2,N3,N4和M比率（在指定的設(shè)計(jì)范圍內(nèi)）的點(diǎn).通過將N1和N2設(shè)置為：可輕松生成30.123和40.456MHz晶振的LCD點(diǎn)時(shí)鐘頻率：
| f VCO | N1 | F1 | N2 | F2 |
|---|---|---|---|---|
| 2500MHz | 82.9931 ... |
30.123MHz （0 ppm誤差） |
61.7955 ... |
40.456MHz （0.5 ppb錯(cuò)誤） |
假設(shè)VCO頻率為2500MHz.在這種特殊情況下,5P49V60在f1上的誤差為0ppm,在f2上的誤差為0.5ppb.（0.5ppb遠(yuǎn)低于晶體諧振器的容差?。┯袝r(shí),VCO頻率可能會(huì)影響器件的性能.使用IDT的Timing Commander軟件可以找到VersaClock 6E的最佳配置.IDT的現(xiàn)場(chǎng)應(yīng)用工程師以及應(yīng)用工程師團(tuán)隊(duì)幫助微調(diào)設(shè)備的配置以獲得最佳性能.更多有關(guān)石英晶體振蕩器的技術(shù)解決方案歡迎登入億金電子官網(wǎng)查看了解.
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