有源晶振,石英晶體振蕩器的輸出具有多種選擇,不同的晶體振蕩器輸出信號類型有不同的優(yōu)缺點,具體取決于您的產(chǎn)品應(yīng)用.了解晶體振蕩器輸出信號類型是一件很有必要的事情,可以減少更多的衰減以及產(chǎn)品的時鐘信號的絮亂.

有關(guān)石英晶體振蕩器輸出信號的優(yōu)缺點對比介紹

差分與單端:

正弦波通常提供最佳的相位噪聲,然后是CMOS然后差分

差分信號具有更好的上升和下降時間

差分信號更能抵抗共模噪聲

差分對EMI的影響較小

便于使用：LVDS差分輸出振蕩器在接收器處僅需要一個電阻器,因為LVPECL輸出需要在發(fā)送器和接收器端均端接.

最快的速度：LVDS比CMOS快.HCSL和LVPECL速度更快,但可能需要更多功率 .

最低功耗：LVPECL輸出差分石英晶體振蕩器速度更快但功耗更大,因此我們建議使用CMOS或LVDS以降低功耗.

最佳抖動性能：您可以按順序從LVPECL,LVDS和CMOS 獲得最佳抖動性能 .

在了解有源貼片晶振,晶體振蕩器輸出信號類型的基礎(chǔ)知識之前,您可能需要對頻率控制振蕩器中的不同晶體有一個很好的理解.文中所涉及輸出信號類型的基礎(chǔ)知識.是有助于您全面了解,以幫助您為您的應(yīng)用選擇正確的時鐘輸出.

常見的信號類型分為兩類.單端和差分邏輯輸出系列.以下是正確類別中的快速列表：

一、單端：

1)Sinewave和Clipped Sinewave

2)CMOS（互補金屬氧化物半導(dǎo)體）,HCMOS（高速CMOS）和LVCMOS（低壓CMOS）

3)TTL（晶體管到晶體管邏輯）

二、差分邏輯：

1)ECL（發(fā)射極耦合邏輯）

2)PECL（正發(fā)射極耦合邏輯）和LVPECL（低壓PECL）

3)CML（電流模式邏輯）

4)LVDS（低壓差分信號）

5)HCSL（高速電流轉(zhuǎn)向邏輯）

哪種晶體振蕩器輸出信號類型最適合您的需求？當然這要看您產(chǎn)品使用.跟隨億金電子深入了解上述石英晶體振蕩器信號類型以及它們的優(yōu)勢以及缺點,以便我們更好的選擇使用.

讓我們先從單端選項開始：

圖片 晶體振蕩器電路標準信號輸出

這是正弦波與削波正弦波晶體振蕩器電路的標準或“自然”信號輸出.它只包含一個基頻（不存在任何諧波）.這將提供振蕩器可以獲得的最大光譜通量.正弦波輸出非常適合要求苛刻的低相位噪聲應(yīng)用.

CMOS,HCMOS和LVCMOS輸出

CMOS輸出適用于較短的走線長度和較低頻率的時鐘源（低于200MHz）.這將允許時鐘輸出和接收器輸入之間的直接連接.在大多數(shù)情況下,可以使用低值串聯(lián)電阻來有效地減少反射并保持可靠的信號.還有高速和低壓CMOS可以更好地滿足您的特定需求.

晶體管到晶體管邏輯（TTL）

在大多數(shù)情況下,TTL已經(jīng)過時了.這是因為CMOS比TTL具有更低的成本和更好的抗噪性.CMOS和TTL都非常適合低功耗,更高輸出擺幅和相對低成本的需求.但是,較高的頻率往往需要差分信號（參見差分信號類型）.

現(xiàn)在為差分信號選項：

發(fā)射極耦合邏輯（ECL）

ECL主要是作為TTL的良好替代品而引入的.ECL電路可以非?？焖俚馗淖儬顟B(tài),這使得它更能夠滿足非常高速的數(shù)據(jù)傳輸需求.至于缺點,ECL需要相當高的電流才能運行.ECL在使用過程中也使用負電源.當嘗試連接到正極電源設(shè)備時,這會帶來挑戰(zhàn).

圖片 PECL輸出經(jīng)常用于高速時鐘分配電路

PECL和LVPECL差分晶體振蕩器輸出

抖動PECL輸出經(jīng)常用于高速時鐘分配電路.這是因為PECL具有高抗噪性,能夠在較長的線路長度上驅(qū)動高數(shù)據(jù)速率,并且由于電壓擺幅較大而具有良好的抖動性能.但是,PECL需要高功耗才能運行,這是它的主要缺點.

LVPECL為千兆以太網(wǎng)和光纖通道的使用提供了良好的基礎(chǔ).LVPECL類似于LVDS電氣,但提供更大的差分電壓擺幅和略低的功率效率.另請注意,來自不同制造商的差分晶振可能具有不同的輸入容差.因此,請確保您的作業(yè)最適合您的振蕩器!

電流模式邏輯（CML）

CML具有與LVPECL類似的性能.這里的主要區(qū)別是CML不需要外部偏差.當?shù)凸某蔀閱栴}時,這使得CML成為LVPECL需求的良好替代品.

低壓差分信號（LVDS）

LVDS類似于LVPECL輸出,但LVDS的功耗較低,并且往往具有較小的電壓擺幅.LVDS通常用于高速數(shù)據(jù)傳輸需求,如時鐘分配或背板收發(fā)器.對于更高的數(shù)據(jù)速率,通常需要HCSL,CML或LVPECL,但需要比LVDS更多的功耗.其他優(yōu)點包括降低對噪聲的敏感性,并且易于在CMOS IC中實現(xiàn).與PECL相比,LVDS的一個缺點是其抖動性能降低,但正在研究新技術(shù)以實現(xiàn)與LVPECL相同的抖動性能水平.

高速電流轉(zhuǎn)向邏輯（HCSL）

HCSL有一個更新的輸出標準,類似于LVPECL.HCSL的一個優(yōu)點是其高阻抗輸出和快速切換時間.建議使用10至30歐姆的串聯(lián)電阻,以減少可能的過沖和振鈴.其他優(yōu)勢包括最快的開關(guān)速度,平均功耗（介于LVDS和LVPECL之間）以及平均到良好的相位噪聲性能.

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