艾爾西獨家講解振蕩器的應(yīng)用技巧及注意事項

如何正確了解石英晶體振蕩器,如何運用振蕩器,想必大多數(shù)人都會存有疑惑;本文正是就石英晶體振蕩器的應(yīng)用技巧進行介紹,并且其中還摻雜有在應(yīng)用過程中的注意事項以及相關(guān)專業(yè)性知識解釋,想要一解疑惑的朋友可以進來看一看.這篇文章是由美國艾爾西晶振公司發(fā)出的,覺得相當有討論價值,與諸位共勉.

振蕩器是產(chǎn)生連續(xù)輸出信號的電路.因此它被稱為信號發(fā)生器.當產(chǎn)生的信號是振幅和頻率恒定的正弦波時,該振蕩器電路稱為正弦波發(fā)生器.該振蕩器可以產(chǎn)生數(shù)字邏輯系列(如TTL,CMOS或ECL/PECL)中的方波信號.

振蕩器可以分為三個確定的部分:
①放大器.

②反饋連接.
③頻率確定組件.

④振蕩要求

如果電路有兩個最低要求,石英晶振將振蕩:
①正反饋
②環(huán)路增益大于1

當我們將放大器的輸出連接到其輸入時,會提供反饋.如果反饋的輸出與輸入”異相”,則電路具有負反饋(NFB).如果來自輸出的反饋與輸入同相,則電路具有正反饋(PFB).

皮爾斯振蕩器電路

優(yōu)點:
①在串聯(lián)諧振或串聯(lián)諧振附近運行(從Fs大約為5ppm至200ppm).

②很好的短期穩(wěn)定性.

③在1kHz至200MHz的任何頻率下工作.

④電路提供較大的輸出信號.

⑤以低功率驅(qū)動晶體.

⑥振蕩頻率幾乎對串聯(lián).

電阻或并聯(lián)電容的微小變化不敏感.

電路配置:

①在大多數(shù)Pierce電路中,放大器僅由一個晶體管組成.可以對輸出進行緩沖,以提供數(shù)字邏輯兼容的輸出(TTL或HC-CMOS)
②Pierce放大器可以設(shè)計成具有CMOS,TTL和ECL中的數(shù)字邏輯元件；CMOS用于低頻,TTL用于中頻和ECL用于高頻.

晶體振蕩器的三態(tài)控制

大多數(shù)數(shù)字系統(tǒng)使用由兩個狀態(tài)級別0和1表示的二進制數(shù)字系統(tǒng).在某些特殊應(yīng)用中,需要第三狀態(tài)(HiImpedance輸出).TTL,HCMOS或HCMOS石英晶體振蕩器提供三態(tài)輸出或三態(tài)啟用/禁用功能.它的常見應(yīng)用包括自動測試,總線接線數(shù)據(jù)傳輸.

三種狀態(tài)分別為低,高和高阻抗(HiZ或浮動).高阻抗狀態(tài)下的輸出的行為就好像它與電路斷開連接一樣,只是漏電流很小.三態(tài)設(shè)備具有啟用/禁用輸入,通常在幾乎任何封裝的引腳1上.當使能為高電平或懸空時,器件振蕩(具有高和低輸出),并且當引腳1接地(邏輯”0”)時,器件進入高阻態(tài).
總線是一組常用的電線,通常用于數(shù)據(jù)傳輸.三態(tài)總線具有連接在一起的幾個三態(tài)輸出.通過控制電路,總線上除一個設(shè)備外的所有設(shè)備都具有處于高阻抗狀態(tài)的輸出.啟用其余設(shè)備,以高和低輸出驅(qū)動總線.
三態(tài)功能的其他應(yīng)用是用于自動測試設(shè)備(ATE).幾個有源貼片晶振的輸出連接在一起.通過控制電路,除一個以外的所有振蕩器都具有處于高阻抗狀態(tài)的輸出.唯一選擇的振蕩器將從計數(shù)器中讀出其頻率.(圖5)

三態(tài)功能生效之前總會有一些延遲.在兩個轉(zhuǎn)換(禁用和啟用)上都會發(fā)生這種效果.從低電平到三態(tài)的輸出禁用時間為tPLZ,從低電平到三態(tài)的輸出使能時間為tPZL.(圖6)

CMOS
的上升和下降時間CMOS技術(shù)的上升和下降時間取決于其速度(CMOS,HCMOS,ACMOS,BICMOS),電源電壓,負載電容和負載配置.CMOS40000系列的典型上升和下降時間為30ns,HCMOS為6ns,而ACMOS(HCMOS,TTL兼容)的最大上升時間為3ns.典型的上升和下降時間在其波形電平的10％至90％之間測量.(見圖7)

ACMOS輸出端接技術(shù)
由于ACMOS(兼容HCMOS/TTL)器件的轉(zhuǎn)換時間很快,因此在測試或測量電氣性能特征時必須使用適當?shù)亩私蛹夹g(shù).端接通常用于解決電壓反射問題,電壓反射問題實質(zhì)上會導致時鐘波形出現(xiàn)階躍以及過沖和下沖.這可能導致錯誤的數(shù)據(jù)計時,以及更高的EMI和系統(tǒng)噪聲.

由于PC板上走線的長度及其負載配置,也需要端接.終止時鐘軌跡的一般方法有三種,這是將設(shè)備的輸出阻抗與線路阻抗相匹配的過程:

方法1:串聯(lián)端接在串聯(lián)端接中,將阻尼電阻放置在靠近時鐘信號源的位置.Rs的值必須滿足以下要求:Rs≥ZT–Ro.

方法2:上拉/下拉電阻在上拉/下拉終端中,組合的戴維南等效值等于走線的特性阻抗.這可能是最干凈的,不會產(chǎn)生反射,并降低了EMI.RT?ZT.